6ES7323-1BL00-0AA0輸入模塊

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在頻域內(nèi)測(cè)量輻射和傳導(dǎo)電磁干擾，這就是對(duì)已知波形做傅里葉級(jí)數(shù)展開(kāi)，本文中我們著重考慮輻射電磁干擾性能。在同步降壓轉(zhuǎn)換器中，引起電磁干擾的主要開(kāi)關(guān)波形是由Q1和Q2產(chǎn)生的，也就是每個(gè)場(chǎng)效應(yīng)管在其各自導(dǎo)通周期內(nèi)從漏極到源極的電流di/dt。圖2所示的電流波形(Q和Q2on)不是很規(guī)則的梯形，但是我們的操作自由度也就更大，因?yàn)閷?dǎo)體電流的過(guò)渡相對(duì)較慢，所以可以應(yīng)用Henry Ott經(jīng)典著作《電子系統(tǒng)中的噪聲降低技術(shù)》中的公式1。我們發(fā)現(xiàn)，對(duì)于一個(gè)類似的波形，其上升和下降時(shí)間會(huì)直接影響諧波振幅或傅里葉系數(shù)(In)。

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其中，n是諧波級(jí)次，T是周期，I是波形的峰值電流強(qiáng)度，d是占空比，而tr是tr或tf的 值。

在實(shí)際應(yīng)用中，極有可能會(huì)同時(shí)遇到奇次和偶次諧波發(fā)射。如果只產(chǎn)生奇次諧波，那么波形的占空比必須精確為50%。而實(shí)際情況中極少有這樣的占空比精度。

諧波系列的電磁干擾幅度受Q1和Q2的通斷影響。在測(cè)量漏源電壓VDS的上升時(shí)間tr和下降時(shí)間tf，或流經(jīng)Q1和Q2的電流上升率di/dt 時(shí)，可以很明顯看到這一點(diǎn)。這也表示，我們可以很簡(jiǎn)單地通過(guò)減緩Q1或Q2的通斷速度來(lái)降低電磁干擾水平。事實(shí)正是如此，延長(zhǎng)開(kāi)關(guān)時(shí)間的確對(duì)頻率高于 f=1/πtr的諧波有很大影響。不過(guò)，此時(shí)必須在增加散熱和降低損耗間進(jìn)行折中。盡管如此，對(duì)這些參數(shù)加以控制仍是一個(gè)好方法，它有助于在電磁干擾和熱性能間取得平衡。具體可以通過(guò)增加一個(gè)小阻值電阻(通常小于5Ω)實(shí)現(xiàn)，該電阻與Q1和Q2的柵極串聯(lián)即可控制tr和tf，你也可以給柵極電阻串聯(lián)一個(gè) “關(guān)斷二極管”來(lái)獨(dú)立控制過(guò)渡時(shí)間tr或tf(見(jiàn)圖3)。這其實(shí)是一個(gè)迭代過(guò)程，甚至連經(jīng)驗(yàn) 富的電源設(shè)計(jì)人員都使用這種方法。我們的 目標(biāo)是通過(guò)放慢晶體管的通斷速度，使電磁干擾降低至可接受的水平，同時(shí)保證其溫度足夠低以確保穩(wěn)定性。

開(kāi)關(guān)節(jié)點(diǎn)的物理回路面積對(duì)于控制電磁干擾也非常重要。通常，出于PCB面積的考慮，設(shè)計(jì)者都希望結(jié)構(gòu)越緊湊越好，但是許多設(shè)計(jì)人員并不知道哪部分布局對(duì)電磁干擾的影響  ?；氐街暗慕祲悍€(wěn)壓器例子上，該例中有兩個(gè)回路節(jié)點(diǎn)(如圖4和圖5所示)，它們的尺寸會(huì)直接影響到電磁干擾水平。

Ott關(guān)于不同模式電磁干擾水平的公式(2)示意了回路面積對(duì)電路電磁干擾水平產(chǎn)生的直接線性影響。

E=263×10-16(f2AI)(1/r) (2)

輻射場(chǎng)正比于下列參數(shù)：涉及的諧波頻率(f，單位Hz)、回路面積(A，單位m2)、電流(I)和測(cè)量距離(r，單位m)。

此概念可以推廣到所有利用梯形波形進(jìn)行電路設(shè)計(jì)的場(chǎng)合，不過(guò)本文僅討論電源設(shè)計(jì)。參考圖4中的交流模型，研究其回路電流流動(dòng)情況：起點(diǎn)為輸入電容器，然后在Q1導(dǎo)通期間流向Q1，再通過(guò)L1進(jìn)入輸出電容器， 返回輸入電容器中。

當(dāng)Q1關(guān)斷、Q2導(dǎo)通時(shí)，就形成了個(gè)回路。之后存儲(chǔ)在L1內(nèi)的能量流經(jīng)輸出電容器和Q2，如圖5所示。這些回路面積控制對(duì)于降低電磁干擾是很重要的，在PCB走線布線時(shí)就要預(yù)先考慮清器件的布局問(wèn)題。當(dāng)然，回路面積能做到多小也是有實(shí)際限制的。

從公式2可以看出，減小開(kāi)關(guān)節(jié)點(diǎn)的回路面積會(huì)有效降低電磁干擾水平。如果回路面積減小為原來(lái)的3倍，電磁干擾會(huì)降低9.5dB，如果減小為原來(lái)的10倍，則會(huì)降低20 dB。設(shè)計(jì)時(shí)， 從 小化圖4和圖5所示的兩個(gè)回路節(jié)點(diǎn)的回路面積著手，細(xì)致考慮器件的布局問(wèn)題，同時(shí)注意銅線連接問(wèn)題。盡量避免同時(shí)使用PCB的兩面，因?yàn)橥讜?huì)使電感顯著增高，進(jìn)而帶來(lái)其他問(wèn)題。

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