【儀表網(wǎng) 研發(fā)快訊】近日，中國科學院上海高等研究院(以下簡稱“上海高研院”)祝永新研究員和黃尊愷副研究員團隊與上�？萍即髮W王春東研究員合作，在通用矩陣乘法加速器領域取得重要進展，提出了一種名為Bit-Cigma的創(chuàng)新硬件架構。該架構通過優(yōu)化比特稀疏性和重構浮點運算流程，成功突破了現(xiàn)有矩陣乘法加速器設計中的技術瓶頸。相關成果已于2025年2月發(fā)表于計算機體系結構領域的頂級期刊IEEE Transactions on Computers。
 

　　矩陣乘法是人工智能與科學計算的核心基礎，廣泛應用于神經(jīng)網(wǎng)絡訓練、復雜系統(tǒng)模擬等關鍵任務。這些領域對計算能力的要求極高，需要在處理浮點數(shù)運算和量化整數(shù)運算時具備出色的性能和精度。然而，現(xiàn)有矩陣乘法加速器設計長期面臨兩大挑戰(zhàn)：其一，二進制數(shù)據(jù)表示中的比特級冗余導致計算資源浪費，成為計算效率的瓶頸；其二，浮點數(shù)對階依賴高延遲、重資源的方法，成為吞吐量與計算精度的瓶頸。
 

　　針對上述挑戰(zhàn)，Bit-Cigma架構通過一系列創(chuàng)新技術實現(xiàn)了重大突破。該架構是一種可擴展的比特稀疏感知架構，能夠靈活支持多種數(shù)據(jù)類型，為各類矩陣乘法任務提供卓越的性能、精度和效率。研究團隊提出了一種緊湊型規(guī)范有符號數(shù)(CCSD)編碼技術，以減半于傳統(tǒng)方法的硬件成本實現(xiàn)高效片上稀疏化，通過最大化比特稀疏性顯著削減冗余計算。針對大規(guī)模矩陣運算，團隊設計了分段式處理方法，將矩陣分解為大小合適的數(shù)據(jù)塊并動態(tài)執(zhí)行浮點數(shù)對階，從而在避免增加硬件資源的同時確保計算零誤差，大幅提升處理速度與吞吐量。
 

　　大量實驗表明，基于CCSD的Bit-Cigma架構相比當前最先進的浮點數(shù)和量化整數(shù)加速器，性能提升3-4倍，能效提高超過10倍，且實現(xiàn)了其他加速器無法達到的零計算誤差。Bit-Cigma架構和CCSD技術為通用矩陣乘法提供了更高效、高性能的解決方案，有望支持各種應用，并為未來的以硬件為中心的高性能系統(tǒng)奠定基礎。
 

　　該研究工作由上海高研院團隊牽頭完成，得到了國家重點研發(fā)計劃、國家科技部SKA專項、國家工信部高質量專項和上海市人才發(fā)展基金等項目的資助支持。
 

圖1：論文中提出的Bit-Cigma 矩陣乘法加速架構